SmGen
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http://sourceforge.net/projects/smgenerator/files/smgen_0.1.tgz/download
关于 SmGen
SmGen 是 Verilog 的有限状态机发生器。不过, 不是 Fsm 条目工具。输入是行为一样 Verilog。SmGen 从它生成基于 FSM 的合成设计。时钟边界由设计器显式提供。
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