Testbench Tool 2.01
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关于 Testbench Tool
全电路版本大大增强了测试台工具： 使用这种低成本但功能强大的工具轻松创建测试台 （VHDL）。 自动 从 VHDL 源中提取实体并创建测试台 VHDL 源。 在工具上填充信号名称，以便用户只需构造测试模式。 快速 每次修改测试时，不会更改测试台 VHDL 源（测试模式保存到测试矢量文件中），因此 VHDL 只编译一次。 强大 支持描述信号关系的复杂公式。具有重复子节和重复节。文本输入和绘图视图。每次测试时，说明将显示在模拟器中。 模块 化 测试可以在节中构造，测试向量由一个或所有节构建。 灵活 测试台源小且简单，便于用户增强。 通过工具保护用户修改免受更改。用户可以修改项目测试台进行本地更改，也可以修改模板测试台以进行全局更改（即添加用户功能）。 测试向量不仅限于实体信号，还可以包括变量和时间。其典型用途是脉冲时钟线 N 次，而不是具有 N 个矢量文件条目。 请注意，时钟线仍然可以是一个信号，因此矢量可以直接在更改时驱动时钟，以便更好地控制（即使用 N-1 的变量）。另一个用途可能是在源不完整的情况下提供数据 免费软件（需要下载和安装许可证文件） 注意需要 Excel 97 或更高。 屏幕截图和工作示例 www.fullcircuit.com/content/vhdl-testbench-tool或www.fullcircuit.com（用于网站导航菜单和其他项目）