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开发者 vdcheck.sf.net
Verilog Design Checker
免费
编译器式程序,用于检查 Verilog 源的常见设计错误。此工具可以帮助开始 Verilog 程序员谁不知道常见的设计陷阱和高级 Verilog 程序员谁想仔细检查大型项目。