编译器式程序，用于检查 Verilog 源的常见设计错误。此工具可以帮助开始 Verilog 程序员谁不知道常见的设计陷阱和高级 Verilog 程序员谁想仔细检查大型项目。
版本历史记录
- 版本 0.02 发布于 2007-04-06
若干修复和更新 {*} - 版本 0.02 发布于 2007-04-06
软件信息
- 软件分类： 图形应用 > 其他
- 发布者： vdcheck.sf.net
- 许可： 免费
- 价格： N/A
- 版本： 0.02
- 适用平台： windows
编译器式程序，用于检查 Verilog 源的常见设计错误。此工具可以帮助开始 Verilog 程序员谁不知道常见的设计陷阱和高级 Verilog 程序员谁想仔细检查大型项目。