SmGen 是 Verilog 的有限状态机发生器。不过， 不是 Fsm 条目工具。输入是行为一样 Verilog。SmGen 从它生成基于 FSM 的合成设计。时钟边界由设计器显式提供。
版本历史记录
- 版本 files 发布于 2010-06-11
若干修复和更新 - 版本 N/A 发布于 2010-06-11
软件信息
- 软件分类： 发展 > 其他
- 发布者： smgenerator.sf.net
- 许可： 免费
- 价格： N/A
- 版本： Array
- 适用平台： linux
SmGen 是 Verilog 的有限状态机发生器。不过， 不是 Fsm 条目工具。输入是行为一样 Verilog。SmGen 从它生成基于 FSM 的合成设计。时钟边界由设计器显式提供。